TIMING-14#1 Critical Warning

LUT on the clock tree 

The LUT xxx has been found on the clock tree. Run opt_design to optimize the clock trees.

아래 구문과 같이 clock_sel신호로 클럭을 선택해서 클럭을 출력하면 TIMING-14의 치명적인 경고가 발생합니다.

signal clock_out : std_logic;
signal clock_sel : std_logic;
signal clock_nsel : std_logic;

clock_sel <= ‘1’;
clock_nsel <= not(clock_sel);
clock_out <= clock_10MHz when(clock_sel = ‘1’) else clock_20MHz;

해결방법 : 전용 클럭버퍼를 사용한다. (BUFG, BUFGCE, BUFGCTRL, BUFGMUX 등)

Artix에서는 BUFGMUX는 지원 안함.

<다른 클럭중 하나를 선택하는 경우>

Library UNISIM;
use UNISIM.vcomponents.all;

-----------------------------------
signal clock_out : std_logic;
signal clock_sel : std_logic;
signal clock_nsel : std_logic;
-----------------------------------

-- TIMING-14 Critical Warning
-- clock_out <= clock_20Mhz when(clock_sel = ‘0’) else clock_10Mhz;

clock_sel <= ‘1’;
clock_nsel <= not(clock_sel);

BUFGCTRL_inst : BUFGCTRL
generic map (
   INIT_OUT => 0,                -- Initial value of BUFGCTRL output, 0-1
   PRESELECT_I0 => FALSE,        -- BUFGCTRL output uses I0 input, FALSE, TRUE
   PRESELECT_I1 => FALSE,        -- BUFGCTRL output uses I1 input, FALSE, TRUE
   -- Programmable Inversion Attributes: Specifies built-in programmable inversion on specific pins
   IS_CE0_INVERTED => '0',       -- Optional inversion for CE0
   IS_CE1_INVERTED => '0',       -- Optional inversion for CE1
   IS_I0_INVERTED => '0',        -- Optional inversion for I0
   IS_I1_INVERTED => '0',        -- Optional inversion for I1
   IS_IGNORE0_INVERTED => '0',   -- Optional inversion for IGNORE0
   IS_IGNORE1_INVERTED => '0',   -- Optional inversion for IGNORE1
   IS_S0_INVERTED => '0',        -- Optional inversion for S0
   IS_S1_INVERTED => '0',        -- Optional inversion for S1
   SIM_DEVICE => "VERSAL_PRIME"  -- VERSAL_PRIME, VERSAL_PRIME_ES1
)
port map (
   O => clock_out,             -- 1-bit output: Clock output
   CE0 => ‘1’,         -- 1-bit input: Clock enable input for I0
   CE1 => ‘1’,         -- 1-bit input: Clock enable input for I1
   I0 => clock_10MHz,           -- 1-bit input: Primary clock
   I1 => clock_20MHz,           -- 1-bit input: Secondary clock
   IGNORE0 => ‘0’, -- 1-bit input: Clock ignore input for I0
   IGNORE1 => ‘0’, -- 1-bit input: Clock ignore input for I1
   S0 => clock_sel,           -- 1-bit input: Clock select for I0
   S1 => clock_nsel            -- 1-bit input: Clock select for I1
);

<클럭 선택이 ‘0’일 경우 ‘0’을 출력하고 ‘1’일때만 클럭을 출력하는 경우>

Library UNISIM;
use UNISIM.vcomponents.all;

signal clk_sel : std_logic;
signal clk_out : std_logic;

-- TIMING-14 Critical Warning
-- clk_out <= ‘0’ when(clk_out = ‘0’) else clock_10Mhz;

BUFGCE_inst : BUFGCE
generic map (
   CE_TYPE => “SYNC”,            -- ASYNC, HARDSYNC, SYNC
   IS_CE_INVERTED => ‘0’,        -- Programmable inversion on CE
   IS_I_INVERTED => ‘0’,         -- Programmable inversion on I
   SIM_DEVICE => “VERSAL_PRIME”  -- VERSAL_PRIME, VERSAL_PRIME_ES1
)
port map (
   O => clk_out,   -- 1-bit output: Buffer
   CE => clk_sel, -- 1-bit input: Buffer enable
   I => clock_10Mhz    -- 1-bit input: Buffer
);

<BUFG>

Primitive: General Clock Buffer

• PRIMITIVE_GROUP: CLOCK
• PRIMITIVE_SUBGROUP: BUFFER

소개

이 설계 요소는 신호의 낮은 스큐 분포를 위해 신호를 글로벌 라우팅 리소스에 연결하는 높은 팬아웃 버퍼입니다. BUFG는 일반적으로 클럭 네트뿐만 아니라 셋, 리셋 및 클럭 인에이블과 같은 팬아웃이 높은 다른 네트에도 사용됩니다.

포트설명

VHDL Instantiation Template

Library UNISIM;
use UNISIM.vcomponents.all;

-- BUFG: General Clock Buffer
--       Versal Prime series
-- Xilinx HDL Language Template, version 2022.2

BUFG_inst : BUFG
port map (
   O => O, -- 1-bit output: Clock output.
   I => I  -- 1-bit input: Clock input.
);

-- End of BUFG_inst instantiation

Verilog Instantiation Template

// BUFG: General Clock Buffer
//       Versal Prime series
// Xilinx HDL Language Template, version 2022.2

BUFG BUFG_inst (
   .O(O), // 1-bit output: Clock output.
   .I(I)  // 1-bit input: Clock input.
);

// End of BUFG_inst instantiation

<BUFGCE>

Primitive: General Clock Buffer with Clock Enable

• PRIMITIVE_GROUP: CLOCK
• PRIMITIVE_SUBGROUP: BUFFER

소개

이 설계 요소는 단일 게이트 입력이 있는 일반 클록 버퍼입니다. 클록 활성화(CE)가 ‘0’일 때 O 출력은 0입니다. CE가 ‘1’이면 I 입력이 O 출력으로 전송됩니다.

Logic Table

Port Descriptions

Available Attributes

VHDL Instantiation Template

Library UNISIM;
use UNISIM.vcomponents.all;

-- BUFGCE: General Clock Buffer with Clock Enable
--         Versal Prime series
-- Xilinx HDL Language Template, version 2022.2

BUFGCE_inst : BUFGCE
generic map (
   CE_TYPE => “SYNC”,            -- ASYNC, HARDSYNC, SYNC
   IS_CE_INVERTED => ‘0’,        -- Programmable inversion on CE
   IS_I_INVERTED => ‘0’,         -- Programmable inversion on I
   SIM_DEVICE => “VERSAL_PRIME”  -- VERSAL_PRIME, VERSAL_PRIME_ES1
)
port map (
   O => O,   -- 1-bit output: Buffer
   CE => CE, -- 1-bit input: Buffer enable
   I => I    -- 1-bit input: Buffer
);

-- End of BUFGCE_inst instantiation

Verilog Instantiation Template

// BUFGCE: General Clock Buffer with Clock Enable
//         Versal Prime series
// Xilinx HDL Language Template, version 2022.2

BUFGCE #(
   .CE_TYPE("SYNC"),            // ASYNC, HARDSYNC, SYNC
   .IS_CE_INVERTED(1'b0),       // Programmable inversion on CE
   .IS_I_INVERTED(1'b0),        // Programmable inversion on I
   .SIM_DEVICE("VERSAL_PRIME")  // VERSAL_PRIME, VERSAL_PRIME_ES1
)
BUFGCE_inst (
   .O(O),   // 1-bit output: Buffer
   .CE(CE), // 1-bit input: Buffer enable
   .I(I)    // 1-bit input: Buffer
);

// End of BUFGCE_inst instantiation

<BUFGCTRL>

Primitive: General Clock Control Buffer

• PRIMITIVE_GROUP: CLOCK
• PRIMITIVE_SUBGROUP: MUX

소개

BUFGCTRL 프리미티브는 2개의 클록 입력이 있는 동기/비동기 "glitch-free" 2:1 멀티플렉서로 설계된 일반 클록 버퍼입니다. 클록 멀티플렉싱이 필요하지 않은 경우 BUFG 또는 BUFGCE 구성 요소를 사용해야 합니다.

Port Descriptions

Available Attributes

VHDL Instantiation Template

Library UNISIM;
use UNISIM.vcomponents.all;

-- BUFGCTRL: General Clock Control Buffer
--           Versal Prime series
-- Xilinx HDL Language Template, version 2022.2

BUFGCTRL_inst : BUFGCTRL
generic map (
   INIT_OUT => 0,                -- Initial value of BUFGCTRL output, 0-1
   PRESELECT_I0 => FALSE,        -- BUFGCTRL output uses I0 input, FALSE, TRUE
   PRESELECT_I1 => FALSE,        -- BUFGCTRL output uses I1 input, FALSE, TRUE
   -- Programmable Inversion Attributes: Specifies built-in programmable inversion on specific pins
   IS_CE0_INVERTED => '0',       -- Optional inversion for CE0
   IS_CE1_INVERTED => '0',       -- Optional inversion for CE1
   IS_I0_INVERTED => '0',        -- Optional inversion for I0
   IS_I1_INVERTED => '0',        -- Optional inversion for I1
   IS_IGNORE0_INVERTED => '0',   -- Optional inversion for IGNORE0
   IS_IGNORE1_INVERTED => '0',   -- Optional inversion for IGNORE1
   IS_S0_INVERTED => '0',        -- Optional inversion for S0
   IS_S1_INVERTED => '0',        -- Optional inversion for S1
   SIM_DEVICE => "VERSAL_PRIME"  -- VERSAL_PRIME, VERSAL_PRIME_ES1
)
port map (
   O => O,             -- 1-bit output: Clock output
   CE0 => CE0,         -- 1-bit input: Clock enable input for I0
   CE1 => CE1,         -- 1-bit input: Clock enable input for I1
   I0 => I0,           -- 1-bit input: Primary clock
   I1 => I1,           -- 1-bit input: Secondary clock
   IGNORE0 => IGNORE0, -- 1-bit input: Clock ignore input for I0
   IGNORE1 => IGNORE1, -- 1-bit input: Clock ignore input for I1
   S0 => S0,           -- 1-bit input: Clock select for I0
   S1 => S1            -- 1-bit input: Clock select for I1
);

-- End of BUFGCTRL_inst instantiation

Verilog Instantiation Template

// BUFGCTRL: General Clock Control Buffer
//           Versal Prime series
// Xilinx HDL Language Template, version 2022.2

BUFGCTRL #(
   .INIT_OUT(0),                // Initial value of BUFGCTRL output, 0-1
   .PRESELECT_I0("FALSE"),      // BUFGCTRL output uses I0 input, FALSE, TRUE
   .PRESELECT_I1("FALSE"),      // BUFGCTRL output uses I1 input, FALSE, TRUE
   // Programmable Inversion Attributes: Specifies built-in programmable inversion on specific pins
   .IS_CE0_INVERTED(1'b0),      // Optional inversion for CE0
   .IS_CE1_INVERTED(1'b0),      // Optional inversion for CE1
   .IS_I0_INVERTED(1'b0),       // Optional inversion for I0
   .IS_I1_INVERTED(1'b0),       // Optional inversion for I1
   .IS_IGNORE0_INVERTED(1'b0),  // Optional inversion for IGNORE0
   .IS_IGNORE1_INVERTED(1'b0),  // Optional inversion for IGNORE1
   .IS_S0_INVERTED(1'b0),       // Optional inversion for S0
   .IS_S1_INVERTED(1'b0),       // Optional inversion for S1
   .SIM_DEVICE("VERSAL_PRIME")  // VERSAL_PRIME, VERSAL_PRIME_ES1
)
BUFGCTRL_inst (
   .O(O),             // 1-bit output: Clock output
   .CE0(CE0),         // 1-bit input: Clock enable input for I0
   .CE1(CE1),         // 1-bit input: Clock enable input for I1
   .I0(I0),           // 1-bit input: Primary clock
   .I1(I1),           // 1-bit input: Secondary clock
   .IGNORE0(IGNORE0), // 1-bit input: Clock ignore input for I0
   .IGNORE1(IGNORE1), // 1-bit input: Clock ignore input for I1
   .S0(S0),           // 1-bit input: Clock select for I0
   .S1(S1)            // 1-bit input: Clock select for I1
);

// End of BUFGCTRL_inst instantiation

<BUFGMUX>

Primitive: General Clock Mux Buffer

• PRIMITIVE_GROUP: CLOCK
• PRIMITIVE_SUBGROUP: MUX

소개

이 설계 요소는 BUFGCTRL을 기반으로 하는 일반 클록 버퍼로, I0과 I1의 두 입력 클록 중에서 선택할 수 있습니다. 선택 입력(S)이 ‘0’이면 I0의 신호가 출력(O)으로 선택됩니다. 선택 입력(S)이 ‘1’이면 I1의 신호가 출력용으로 선택됩니다. BUFGMUX BUFGMUX_1은 선택 입력의 변경에 따라 출력이 클록 간에 전환될 때 출력이 가정하는 상태로 구별됩니다. BUFGMUX는 출력 상태 0을 가정하고 BUFGMUX_1은 출력 상태 1을 가정합니다.

Logic Table

Port Descriptions

Available Attributes

VHDL Instantiation Template

Library UNISIM;
use UNISIM.vcomponents.all;

-- BUFGMUX: General Clock Mux Buffer
--          Versal Prime series
-- Xilinx HDL Language Template, version 2022.2

BUFGMUX_inst : BUFGMUX
generic map (
   CLK_SEL_TYPE => "SYNC"  -- ASYNC, SYNC
)
port map (
   O => O,   -- 1-bit output: Clock output
   I0 => I0, -- 1-bit input: Clock input (S=0)
   I1 => I1, -- 1-bit input: Clock input (S=1)
   S => S    -- 1-bit input: Clock select
);

-- End of BUFGMUX_inst instantiation

Verilog Instantiation Template

// BUFGMUX: General Clock Mux Buffer
//          Versal Prime series
// Xilinx HDL Language Template, version 2022.2

BUFGMUX #(
   .CLK_SEL_TYPE("SYNC")  // ASYNC, SYNC
)
BUFGMUX_inst (
   .O(O),   // 1-bit output: Clock output
   .I0(I0), // 1-bit input: Clock input (S=0)
   .I1(I1), // 1-bit input: Clock input (S=1)
   .S(S)    // 1-bit input: Clock select
);

// End of BUFGMUX_inst instantiation

본 논문은 "ULIS BOLOMETER IMPROVEMENTS FOR FAST IMAGING APPLICATIONS" 번역본으로 볼로미터의 NETD와 시간상수(τ)와의 관계 및 성능에 대해서 잘 설명되어 있습니다.

ABSTRACT

고급 응용 분야에 대한 열화상 이미지 센서 성능은 NETD 및 열 시간 상수(τ)를 기반으로 하는 FoM(Factor of Merit)를 사용하여 비교할 수 있습니다. 이 FoM은 FoM = NETDxτ로 정의되며 mK.ms로 표시됩니다. 최고의 볼로미터 FoM의 범위는 480~600mK.ms입니다. 장면에서 짧은 이벤트나 빠르게 움직이는 물체로 인해 감지기에서 빠른 응답이 필요한 경우 볼로미터는 현재 약 12ms인 τ에 의해 제한되어 이미지가 흐려질 수 있습니다. 번짐을 줄이기 위해 볼로미터 τ를 조정하면 NETD 성능이 허용되지 않아 FoM이 전체적으로 변경되지 않은 상태로 유지될 수 있습니다. τ가 크게 감소한 우수한 NETD를 요구하는 이러한 고속 애플리케이션을 위해 ULIS는 120mK.ms의 탁월한 FoM으로 개선된 17µm 픽셀을 개발했으며 이는 최신 기술보다 4배 더 우수합니다. 이 백서는 NETD 및 τ에서 얻은 성능을 설명하고 기존의 높은 프레임 속도 ROIC와 결합하여 머신 비전과 같은 빠른 이미징 응용 프로그램을 처리하는 방법을 설명합니다.

1.     STATE OF THE ART

지난 15년 동안 마이크로 볼로미터 기술은 지속적으로 개선되었습니다. 픽셀 피치 감소 경쟁은 2000년대 50μm에서 2005년 25μm, 2010년 17μm, 현재 12μm로 진행 중입니다. 성능 측면에서 모든 열화상 센서(TIS) 제조업체의 주요 초점은 픽셀 피치 감소에도 불구하고 NETD(노이즈 등가 온도 차이)를 유지하는 것이었습니다.

시장 및 애플리케이션에 따라 최신 전체 생산 17µm 픽셀 피치 기술에서 모든 주요 업체가 약 40~50mK의 NETD를 달성합니다. NETD 외에도 볼로미터 열 시간 상수(τ)는 다음과 같은 경우 시스템 성능에 중요한 매개변수입니다. 응용 프로그램은 빠른 응답 시간이 필요합니다. 일반적인 τ 값의 범위는 17µm 피치 볼로미터의 경우 10~16ms입니다. τ는 볼로미터의 고유 특성입니다. 이는 설계에 의해 정의되며 제품에서 모니터링할 수 없습니다.

볼로미터의 장점 계수는 FOM = NETD로 정의됩니다.

이 FoM은 일시적인 이벤트를 감지하는 볼로미터 기능을 설명합니다. 이 FoM을 사용하면 시스템의 빠른 응답이 필요한 고성능 애플리케이션에 대한 볼로미터 기술을 보다 정확하게 비교할 수 있습니다. NETD, τ 및 여러 볼로미터 제조업체에 대한 결과 FOM이 표 1에 설명되어 있습니다. 데이터는 VGA/17µm 제품에 대한 웹사이트에서 수집되었습니다.

Table 1: FOM 비교 위의 값을 보면 최상의 FoM 범위는 480mK.ms(40mK, 12ms)에서 600mK.ms(50mK, 12ms)입니다.

2. BOLOMETER ACQUISITION CHAIN

2.1 Bolometer Thermal Time Constant descriptions

볼로미터의 열 시간 상수는 볼로미터가 들어오는 자속 변화에 얼마나 빨리 반응하고 예상 수준에 도달하는지 나타내는 시간 매개변수입니다. 볼로미터 플레이트는 온도에 의해 완전히 정의되는 저항 값이 특징입니다. 볼로미터의 온도는 많은 매개변수에 따라 달라지지만 열역학에서 파생된 간단한 열 방정식 법칙을 따릅니다.

Figure 1: 두 τ 값에 대한 단계 함수에 대한 볼로미터 응답

열 시간 상수는 시간 필터 τ의 매개변수입니다. Rth: 열 저항 및 Cth: 볼로미터의 열 용량의 곱으로 구성됩니다. 우리는 전자공학, 즉 커패시턴스와 저항에 의해 생성된 시간 필터와 평행선을 그릴 수 있습니다. 수학적 기능도 비슷합니다.

그림 1에서 볼 수 있듯이 볼로미터가 계단 함수에 반응하고 예상 출력 신호의 95%에 도달하려면 3*τ가 필요합니다.

2.2 Bolometer Read Out Integrated Circuit (ROIC)

2.2.1 ROIC global architecture

볼로미터 레이어는 전용 이미징 CMOS 판독 웨이퍼 위에서 직접 처리됩니다. 센서와 연결된 이 판독 집적 회로(ROIC)는 각 픽셀의 온도계 저항 값을 측정합니다. 롤링 셔터 모드로 작동됩니다. 각 이미징 픽셀은 공통 게이트 MOS 트랜지스터를 통해 지정되고 그림 2에 설명된 것처럼 스키밍 블라인드 볼로미터와 함께 작동하여 볼로미터를 통과하는 불필요한 오프셋 전류의 많은 부분을 제거합니다. 픽셀 신호는 ROIC의 입력단에서 사용되는 저잡음 CTIA(Capacitive Trans-Impedance Amplifier)를 통해 비디오 출력에 제공됩니다. 이 단계는 볼로미터의 전류를 전압 값으로 변환하고 Cint 및 Tint 커플(각각 통합 커패시터 및 통합 시간)을 사용하여 ROIC 이득의 크기를 조정합니다.

2.2.2 Integration time versus τ

적분 시간은 ROIC 설정 가능한 매개변수입니다. 이것은 볼로미터가 저항을 측정하기 위해 극성화되는 시간을 정의합니다. 롤링 셔터 구조로 인해 연속된 모든 볼로미터가 동시에 읽힙니다. 최대 통합 시간은 프레임 속도와 ROIC의 행 수에 따라 다릅니다. 320x240 해상도 센서와 60Hz의 프레임 속도의 경우 최대 적분 시간은 약 70µs(1/240/60)입니다. §2.1에 정의된 바와 같이 열 시간 상수는 볼로미터의 설계에 의해 정의됩니다. 이 매개변수는 제품 설정에서 구성할 수 없습니다. 통합 시간과 완전히 독립적입니다.

2.2.3 High Frame rate ROIC capability

ULIS Pico640Gen2 및 Pico1024Gen2(각각 VGA/17µm 및 XGA/17µm) 제품은 향상된 ROIC 아키텍처를 통합하여 초점면 배열을 초당 최대 120프레임으로 읽을 수 있습니다.

추가 데이터 흐름을 관리하기 위해 비디오 출력 및 관련 비디오 증폭기가 ROIC에 추가되었습니다. PICO640gen2는 하나의 출력으로 최대 60Hz에서 실행되며 60Hz 이상 및 최대 120Hz의 프레임 속도에 대한 두 번째 출력이 있습니다. Pico1024Gen2는 최대 60Hz까지 2개의 출력으로 실행되며 60~120Hz에서 4개의 출력이 필요합니다. §2.2.2에서 설명한 대로 통합 시간은 출력 수의 영향을 받지 않습니다. VGA 검출기의 경우 120Hz에서 적분은 약 17µs(1/480/120)입니다.

3. Bolometer limitations for fast imaging

3.1 Limitations due to τ

빠르게 움직이는 장면에서 볼로미터 τ는 중요한 역할을 합니다. 이미지 N이 이미지 N-1에서 볼 수 있는 이벤트의 영향을 받지 않기 위해서는 볼로미터의 τ가 픽셀 앞의 이벤트 지속 시간보다 최소 3배 낮아야 합니다. 즉, τ가 대략 10ms에서 볼로미터는 30ms 이벤트를 올바르게 감지할 수 있으며 평형 상태로 돌아오려면 약 30ms가 더 필요합니다. 더 짧은 이벤트(또는 더 빠른 장면 이동)의 경우 ULIS 볼로미터의 더 높은 프레임 속도 기능을 사용할 수 있습니다. 이것은 더 많은 시간 정보를 얻는 데 도움이 되지만 열 시간 상수는 S/N 비율과 이미지의 흐림이라는 두 가지 방식으로 이 정보의 관심을 제한할 수 있습니다.

3.1.1 Signal to Noise limitation

더 높은 프레임 속도로 인해 적분 시간이 감소함에 따라 볼로미터의 응답성이 감소합니다. 이 신호 감소는 열 시간 상수와 무관합니다. τ는 볼로미터가 예상 수준에 도달하는 데 필요한 시간을 정의하므로 S/N 비율은 τ로 인해 더 떨어질 것입니다. 짧은 이벤트(3*τ보다 짧음)에서는 볼로미터가 최적 온도까지 가열되지 않아 신호 손실이 발생하고 결과적으로 신호 대 잡음비가 감소합니다. 전체 신호를 얻으려면 τ를 줄여야 합니다.

3.1.2 Image blurring

장면 플럭스가 픽셀 시야에서 사라지면 볼로미터가 평형 온도로 돌아오려면 3τ가 필요합니다. 그 동안 픽셀은 새로운 평형 온도에 도달할 때까지 잔류 신호를 갖게 됩니다. 이로 인해 §5에 표시된 것처럼 이미지가 흐려집니다. 이 현상을 줄이기 위해서는 다시 짧은 τ가 필요하다.

3.2 Difficulties to reduce τ

마이크로 볼로미터 열 시정수 τ는 일반적으로 열 용량 Cth와 열 저항 Rth의 곱으로 설명됩니다.

τ = Cth*Rth.

Cth는 볼로미터 멤브레인의 부피와 관련되고 Rth는 볼로미터 암 형상에서 나오기 때문에 Cth와 Rth는 독립된 양인 경우가 많습니다. 분명히, 작은 시간 상수는 Cth 또는/및 Rth의 감소를 필요로 합니다. 이것은 그 자체로 디자인 과제가 아닙니다. 멤브레인 표면을 축소하거나 더 얇은 층을 사용하여 Cth를 줄이는 것이 가능하지만, 더 큰(따라서 제작하기 쉬운) 열 암을 사용하면 작은 Rth가 가능합니다. 이 열 시간 상수 감소가 다른 검출기 성능 지수, 특히 이 문서에서 NETD(노이즈 등가 온도 차이)로 표현되는 열 감도에 영향을 미치지 않아야 할 때 문제가 발생합니다. 볼로미터 광학 결합 계수는 흡수체 역할을 하는 멤브레인 표면에 크게 의존합니다. 따라서 볼로미터 멤브레인의 크기를 줄이면 이 결합 계수와 검출기 NETD가 직접적인 방식으로 저하됩니다. 또한 멤브레인 층의 두께를 줄이면 기계적 불안정성 증가와 같은 추가 문제가 발생할 수 있습니다. 마찬가지로 검출기 응답은 열 저항에 정비례하므로 감도 저하 없이 감소할 수 없습니다. 결과적으로 최첨단 감도를 유지하면서 볼로미터 열 시정수를 크게 줄이는 것이 주요 기술 과제입니다.

4. ULIS FAST BOLOMETER PERFORMANCE

몇 가지 낮은 열 시간 상수 볼로미터 구성이 ULIS 시설에서 설계, 제작 및 특성화되었습니다.

그림 3은 최신 17 µm 마이크로 볼로미터와 낮은 τ ULIS 프로토타입에 대해 플롯된 NETD 대 열 시간 상수입니다. 2.5ms에서 3.9ms 범위의 τ와 함께 43mK에서 51mK 범위의 NETD를 보여줍니다.

Figure 3: 3가지 테스트 구성(왼쪽)과 최신 마이크로볼로미터(오른쪽)에 대한 NETD 대 τ

τ, NETD 및 기계적 안정성을 기반으로 한 최적 구성(n°1)은 2.5ms / 48mK의 최고의 성능을 나타냅니다. 이 성능은 동등한 감도로 최신 기술보다 최소 4배 작은 τ를 보여줍니다. 해당 NETD*τ의 장점 수치는 우리가 아는 한 지금까지 보고된 것 중 최고인 120mK.ms입니다.

Figure 4: τ map

Figure 5: 어레이에 대한 일반적인 τ 분포

이러한 모든 구성은 타당성 시연의 첫 번째 배치에서 제조되었습니다. Focal Plane Array에 대한 τ의 균일성은 그림 4에 나와 있습니다. 그림 5의 분포는 0.04ms의 표준 편차와 함께 2.47ms의 평균 값을 보여줍니다. MILSTD-810 및 MIL-STD-883에 따른 첫 번째 기계적 인증은 표준 볼로미터 동작과 차이가 없습니다.

5. APPLICATION EXAMPLES

5.1. Simulation of fast moving object detection

이 첫 번째 예에서 비행 물체 감지는 그림 6의 건물 위에서 시뮬레이션됩니다. 왼쪽에서 시뮬레이션은 표준 마이크로 볼로미터(40mK, 12ms)로 수행됩니다. 오른쪽에서 동일한 물체 감지가 개선된 볼로미터(50mK, 2.5ms)로 시뮬레이션됩니다. 개체 속도는 초당 850픽셀입니다.

Figure 6: 12ms 볼로미터(왼쪽) 및 2.5ms 볼로미터(오른쪽)를 사용한 빠르게 움직이는 물체 감지 시뮬레이션

표준 볼로미터(왼쪽)를 사용하면 개선된 볼로미터(오른쪽)에 비해 물체가 흐려지고 배경과의 대비가 줄어듭니다. 더 낮은 τ 덕분에 개선된 볼로미터로 물체 위치도 더 정확합니다.

5.2 Chopper image

이 실제 테스트에서는 30Hz 프레임 속도로 실행되는 두 대의 카메라가 있습니다. 그림 7은 NETD가 약 50mk이고 τ=10ms인 표준 열화상 센서가 있는 초퍼의 이미지를 보여줍니다. 그림 8은 τ=2.5ms 볼로미터가 있는 동일한 장면을 보여줍니다. 초퍼는 초당 100회전의 속도로 회전합니다.

Figure 7: with τ =10ms

Figure 8: with τ =2.5ms

그림 7에서 §3.1에 설명된 것처럼 이미지 흐림으로 인해 초퍼 블레이드가 보이지 않는 것을 볼 수 있습니다. 블레이드와 배경 신호 사이에는 평균 신호만 있습니다. 그림 8에서 블레이드가 보이고 블레이드와 배경 사이의 대비가 명확합니다. 블레이드 모양 변형은 롤링 셔터 아키텍처로 인한 것입니다.

6. CONCLUSIONS AND PERSPECTIVES

ULIS는 17µm 볼로미터의 FOM에 대한 새로운 기록을 수립했습니다. 120mK.ms에서 τ가 2.5ms인 이 볼로미터는 비슷한 수준의 NETD로 최신 기술보다 4배 이상 빠릅니다. 이 새로운 픽셀은 개념 증명입니다. ULIS의 목표는 이러한 픽셀의 타당성을 증명하고 이러한 성능에 대한 관심에 대한 고객 피드백을 수집하는 것입니다. 고객 피드백에 따라 이 픽셀은 높은 프레임 기능을 갖춘 향후 제품에 통합될 수 있습니다.

빛의 파동 특성으로 인해 발생하는 또 다른 현상은 회절입니다.

대체로 이 효과는 빛이 장벽 뒤의 그림자 영역으로 전파되는 것을 설명합니다. 광선 모델에 따르면 이러한 섹터에 도달할 수 없지만 실제로는 새로운 구형파가 광선의 접촉점에서 형성되기 때문에 Huygens-Fresnel 원리의 결과로 빛의 전파가 발생합니다. 그림 1과 같이 입사 파면과 장벽 가장자리에 형성된 새로운 구형파의 중첩은 보강간섭과 상쇄간섭을 일으키고 최종적으로 회절무늬를 형성하게 됩니다.

그림 1. Airy 디스크 직경 DAiry의 정의를 포함하여 회절 및 간섭으로 인한 Airy 디스크 형성의 시각화.

이 패턴의 모양은 입사광이 통과한 구경의 기하학적 구조에 따라 달라집니다. 그림 1에서 원형 조리개를 따르는 회전 대칭 회절 패턴이 예로 표시됩니다. 이 간섭 패턴은 일반적으로 소위 Airy disc로 알려져 있습니다.

이는 고전적인 이미징 광학 시스템의 설계 및 평가에 매우 중요합니다. 따라서 검출기에서 이미지화되는 물체 포인트는 광선 광학에서 제안한 것처럼 무한한 작은 점이 아니라 강도 최대 및 최소를 갖는 Airy 디스크로 제공됩니다. 이 패턴의 직경 D Airy는 첫 번째 강도 최소값의 직경으로 주어지며 다음 식에 따라 계산할 수 있습니다.

여기서 λ는 빛의 파장, f는 이미징 광학 시스템의 초점 거리, Dstop은 조리개 직경입니다. 이 직경은 분해능의 물리적 한계를 제공하기 때문에 매우 중요합니다.

이론적으로 Airy 디스크 직경보다 작은 직경의 이미지 포인트를 생성하는 광학 시스템을 회절 제한 시스템이라고 합니다. 또한 그림 1.7과 같이 해당 디스크 사이의 거리가 Airy 디스크 직경의 절반 이상인 경우 두 개의 이미지 지점을 명확하게 구분할 수 있습니다.

그림 2. 레일리 기준의 시각화.

이 규칙은 Rayleigh 기준으로 알려져 있습니다. 하나의 Airy 디스크의 첫 번째 강도 최소값이 다른 디스크의 기본 최대값과 일치하면 충족됩니다.

따라서 회절 관련 현상을 고려하는 것은 이미징 광학 시스템 설계에 있어 매우 중요합니다.

다음 글은 12um 비냉각 검출기를 위한 렌즈 설계의 진화 논문에 대한 번역글입니다.

The evolution of lens designs for 12micron uncooled LWIR detectors

Electro-Optic Materials, 1 January 2019

John W. Franks (a), Thomas Hingant (b), Paul Vervoort (c)

요약

최근 몇 년 동안 장파 적외선 검출기의 픽셀 피치가 감소하는 추세가 계속되고 있습니다. 픽셀 피치는 2000년 50미크론의 최신 기술에서 12미크론의 현재 부상하는 표준으로 감소했습니다. 10미크론 픽셀 피치 검출기를 제공하는 일부 검출기 제조업체도 있으며 더 작은 픽셀 피치 검출기가 현재 개발 중이며 주류가 될 것으로 예상됩니다. 이 문서에서는 검출기 픽셀 피치와 광학 장치 제조 비용 간의 연관성을 살펴봅니다. 픽셀 피치와 방사 측정 간의 관계를 검토하고 이것이 렌즈의 광학 설계 요구 사항에 어떤 영향을 미치는지 확인합니다. 우리는 예상과 달리 광학의 기본 비용이 픽셀 피치에 따라 계속 감소하지 않는다는 것을 증명할 것입니다.

키워드 : LWIR, 마이크로 볼로미터, 픽셀, 렌즈 디자인, 비용

1. 소개

큰면적 FPA(Focal Plane Array) 감지기의 도입은 열화상 기술에 큰 영향을 미쳤습니다. LWIR(Long Wave Infra-Red) 열화상의 경우 1990년대 비냉각식 큰면적 어레이의 도입은 혁명이었습니다. 복잡한 냉각 메커니즘과 복잡한 스캐닝 메커니즘에 대한 요구 사항을 제거하여 처음으로 작고 가벼우며 저렴한 열화상 카메라를 사용할 수 있게 되었습니다. 이것은 차례로 열화상을 위한 최초의 대중 시장 응용을 가능하게 했습니다. 그 이후로 더 작은 픽셀 피치 감지기로 향하는 추세는 열화상 시스템 개발에서 변함없는 사실이었습니다. 20년 이상 동안 검출기 제조업체는 검출기의 크기와 비용을 줄이는 1차 효과와 렌즈 어셈블리의 크기와 비용을 줄이는 2차 효과가 있기 때문에 더 작은 픽셀 피치를 추구해 왔습니다. 검출기 및 렌즈 어셈블리는 최신 열화상 카메라에서 가장 큰 비용 항목이기 때문에 열화상 카메라 제조 비용을 획기적으로 절감할 수 있었습니다. 이러한 지속적인 추세의 결과로 자동차 애플리케이션 및 휴대폰을 포함한 최초의 소비자 애플리케이션에 열화상을 가져오는 것이 가능해졌습니다.

감지기 기술은 참신하고 감지기는 거의 모든 열화상 시스템에서 가장 고가의 품목이었기 때문에 혁신과 비용 절감을 위한 초기 노력은 감지기에 집중되었습니다. 그러나 다른 사람들은 기존의 광학 솔루션이 곧 열화상을 대중 시장에 도입하기에는 너무 비싸게 될 것이라는 사실을 깨달았습니다. 이는 칼코겐화물 유리와 몰딩과 같은 혁신적인 제조 공정을 사용한 솔루션의 개발 및 산업화로 이어졌습니다. 개발이 계속됨에 따라 12미크론 픽셀 피치 검출기로의 이동은 광학 설계에 대한 도전과제를 수반할 것이라는 것이 분명해졌습니다. 확실히 더 작은 픽셀 피치는 더 짧은 초점 거리를 허용하여 동일한 시야를 제공합니다.

이 문서의 첫 번째 부분에서는 기존 작업을 검토하여 더 작은 픽셀 피치 검출기가 렌즈 설계 및 렌즈 제조에 미치는 영향을 정의합니다. 두 번째 부분에서는 12미크론 검출기에 대한 일부 현재 렌즈 디자인을 예로 사용하여 이러한 영향을 검토하고 이러한 예에서 미래 세대의 광학 장치에 대한 영향을 살펴봅니다.

2. 일반 고려 사항

역사적으로 검출기의 픽셀 피치 감소는 검출기의 비용을 줄이는 데 사용되었습니다. 이는 픽셀 수가 일정하게 유지되어 감지기의 물리적 치수가 더 작아짐을 의미합니다. 이것은 가장 일반적인 검출기 형식을 보면 알 수 있습니다. 지난 20년 동안 이것은 분명히 QVGA 감지기(320x240 픽셀 또는 이와 유사한 것)였습니다. 감지기의 활성 영역 크기는 픽셀 크기와 픽셀 수를 알면 쉽게 계산할 수 있습니다(그림 1 참조). 활성 영역은 하나의 실리콘 웨이퍼에 몇 개의 디바이스를 배치할 수 있는지를 결정하고 디바이스로 가득 찬 웨이퍼를 제조하는 비용은 웨이퍼에 있는 디바이스의 수와 상관없이 대부분 고정되어 있기 때문에 활성 영역이 크게 정의된다는 것은 분명합니다. 지난 20년 동안 감지기의 활성 영역 크기는 50미크론 픽셀 피치 QVGA 감지기의 경우 16mm x 12mm에서 12미크론 픽셀 피치 QVGA 감지기의 경우 3.84mm x 2.88mm로 감소했습니다. 이것만으로도 웨이퍼당 17배 더 많은 검출기 및 검출기당 가격이 동일한 수준으로 감소함을 의미합니다. 당연히 고려해야 할 다른 많은 요소가 있습니다. 예를 들어 웨이퍼의 크기가 증가하고 제조 효율성과 수율도 향상될 것으로 예상됩니다.

그 결과 오늘날 검출기의 비용과 렌즈 어셈블리의 비용은 동일한 규모이므로 시스템 가격을 결정하는 데 있어 렌즈 비용이 중요합니다. 따라서 픽셀 피치 변경이 렌즈 사양 및 디자인에 미치는 영향을 고려할 것입니다.

이전 카메라와 관련하여 더 작은 픽셀 피치 감지기로 새 카메라를 정의합니다. 새 카메라와 이전 카메라 모두 사용자에게 동일한 이미지를 제공해야 합니다. 픽셀 수가 일정하게 유지되고 새 카메라의 시야가 이전 카메라와 동일하다고 가정합니다. 또한 검출기 효율이 일정하다고 가정합니다.

이러한 가정을 통해 간단한 삼각법을 통해 초점 거리가 픽셀 피치에 비례한다는 것을 계산할 수 있습니다. 그림 2a 및 2b는 등가 17미크론 및 12미크론 픽셀 피치 시스템을 보여줍니다. 초점 거리가 감소한 것을 확인하고 다음과 같은 관계를 계산할 수 있습니다.

흥미롭게도 카메라 수준 성능이 동일하게 유지되어야 한다고 정의했기 때문에 물체에서 동일한 양의 에너지를 수집해야 합니다. 이것은 물리적 조리개가 불변하므로 렌즈 어셈블리가 더 빠르다는 것을 의미합니다. f/넘버는 초점 거리와 같은 비율로 감소해야 합니다. 실제 예를 들어 17미크론 카메라 시스템에 50mm f/1.4 렌즈가 필요한 경우 12미크론 카메라 시스템에는 36mm f/1.0 렌즈가 필요하다고 계산합니다.

그림 2. a에 대한 등가 렌즈의 개략도. 17μm 피치 검출기 및 b. 동일한 수의 픽셀을 표시하는 12μm 피치 검출기. H 및 H'는 주요 평면입니다. 

동일한 이미지 선명도를 유지하려면 동일한 조리개 증가가 필요합니다. 이 파장대에서 모든 일반 렌즈는 효과적으로 회절 제한이 있는 것으로 간주할 수 있으므로 PSF의 너비는 다음과 같습니다.

여기서 D는 광학 시스템의 조리개 직경입니다. λ가 일정하기 때문에 PSF의 폭은 f/number인 f'/D에 비례합니다. 픽셀 피치가 감소함에 따라 이미지 선명도가 일정하게 유지되어야 하기 때문에 픽셀 피치에 따라 스케일링하려면 f/넘버가 필요합니다. 다시 한 번 이것은 우리의 공칭 50mm f/1.4 렌즈가 36mm f/1.0 렌즈가 되어야 한다는 것을 요구합니다. 이것은 그림 2c에 개략적으로 나와 있습니다.

이미지 선명도에 대한 요구 사항을 확인하는 또 다른 실용적인 방법은 검출기의 Nyquist 한계를 사용하는 것입니다. 렌즈의 이미지 선명도는 변조 전달 함수(MTF)으로 특징지을 수 있습니다. 검출기의 나이퀴스트 한계는 검출기의 픽셀 피치에 의해 다음과 같이 정의됩니다.

여기서 𝑏𝑝는 그림 1에 정의된 픽셀 피치입니다. 이미지 선명도 요구 사항을 Nyquist 주파수에서 일정한 MTF로 정의할 수 있습니다. 따라서 픽셀 피치가 줄어들면 Nyquist Limit가 증가합니다. 예에서는 29.4cy/mm에서 41.7cy/mm로 증가합니다. 렌즈 성능은 본질적으로 회절이 제한되어 있으므로 더 높은 공간 주파수에서 일정하게 유지되도록 렌즈의 MTF를 높이는 방법은 단 한 가지뿐입니다. 즉, 픽셀 피치 변화의 비율로 렌즈를 더 빠르게 만드는 것입니다.

따라서 픽셀 피치가 감소함에 따라 렌즈 설계에 두 가지 효과가 나타납니다. 첫 번째는 더 짧은 초점 거리이고, 두 번째는 더 빠른 렌즈를 제공하는 고정 조리개 크기입니다. 더 짧은 초점 거리의 이점은 일반적으로 더 컴팩트한 시스템으로 이어진다는 것입니다. 이것은 좁은 시야와 중간 시야에 특히 해당됩니다. 이러한 응용 분야에서 좁은 시야 렌즈의 길이는 초점 거리와 거의 같으며 일반적인 카메라 코어의 길이는 30mm입니다. 따라서 예제 시스템의 경우 17미크론 픽셀 피치 감지기용 카메라와 렌즈의 길이는 80mm일 수 있지만 12미크론 픽셀 피치 시스템은 66mm로 상당한 감소가 있을 수 있습니다. 더 빠른 f/넘버의 효과는 더 미묘합니다. 모든 시야에서 설계 작업이 더 까다로워질 것으로 예상할 수 있습니다.

좁은 화각의 경우 이는 제조의 어려움으로 표현되지만 넓은 화각의 경우 렌즈 요소의 수가 증가하고 이로 인해 때때로 시스템의 크기와 무게가 증가할 것으로 예상할 수 있습니다.

3. 더 빠른 광학 및 시스템 영향

이전 섹션에서는 픽셀 피치에 따라 초점 거리가 감소함에 따라 고정 조리개 크기에 대한 요구 사항을 정의했습니다. 이는 시스템 수준에서 동일한 성능을 제공하기 위한 것입니다. 한 걸음 물러서서 실제 시스템에서 이루어진 선택을 고려하는 것은 흥미로울 것입니다. 시스템 요구 사항이 감지기 진화에 대해 고려하는 기간(약 15~20년) 동안 일관되게 유지된 예를 선택하는 것이 중요합니다. 한 가지 예는 상업용 자동차 야간 투시 시스템입니다. 이를 위한 시스템 요구 사항은 사실상 일정하게 유지되었습니다. 검출기는 QVGA(320 x 240 픽셀) 검출기이며 픽셀 피치가 감소함에 따라 세 가지 버전이 있습니다. 1세대는 38미크론 픽셀의 검출기를 사용했고, 두 번째 25미크론 픽셀과 3세대는 17미크론 픽셀을 사용했습니다. 첫 번째 버전과 두 번째 버전 간에 시야가 변경되었지만 세 시스템 모두 비슷한 시야를 가지고 있습니다. 픽셀과 피치에 따라 변경된 광학계의 초점 거리와 f/넘버, 그리고 우리가 살펴볼 것은 이러한 변화입니다.

픽셀 피치에 따른 f/number의 변화는 그림 3에 나와 있습니다. 점선은 이미지 선명도와 에너지 수집을 유지하기 위한 이론적 요구 사항을 나타내고 실선은 시스템 엔지니어가 선택한 실제 선택을 나타냅니다. 시스템 엔지니어가 더 넓은 시스템 목표를 달성하기 위해 광학 사양을 타협하기로 일관되게 선택했음이 즉시 분명합니다. 자동차 환경에서 중요한 요소는 성능, 비용 및 크기입니다. 이 응용 프로그램에서는 무게가 덜 중요하지만 크기가 줄어들면 무게도 줄어듭니다.

이론적으로 동일한 시스템과 비교하여 실제 시스템의 조리개 변화는 감지기에서 수집된 에너지가 세대 간에 체계적이고 크게 떨어짐을 의미합니다. 25미크론 픽셀 피치의 2세대는 1세대(38미크론 픽셀 피치)가 수집한 에너지의 73%를 수집합니다. 17미크론 픽셀 피치의 3세대는 1세대에서 수집한 에너지의 51%를 수집합니다. 시스템에 대해 인용된 감지 범위가 3세대 모두에 대해 일정하게 유지되었기 때문에 감지기의 개선된 감도와 카메라의 개선된 이미지 처리로 에너지 감소가 보상되었습니다.

그림 4는 3개의 서로 다른 검출기에 사용된 3개의 렌즈 설계에 대한 정규화된 MTF 대 필드 각도를 보여줍니다. 직선은 3개의 시스템 각각에 대한 회절 한계를 나타내며, 조리개를 절충하기로 결정하면 최대 성능이 20% 저하됨을 알 수 있습니다. 점선은 렌즈의 공칭 성능을 나타내며 실제 이미지 선명도가 3가지 시스템 모두에서 유사함을 보여줍니다. MTF가 FOV에 대해 평균화되면 2세대와 3세대 모두 1세대에 비해 이미지 선명도가 실제로 향상됩니다. 그러나 2세대(+21%)에서 최대 이미지 선명도를 달성했으며 3세대에서는 1세대보다 5% 개선된 수준으로 다시 떨어집니다.

2세대의 개선은 광학 설계의 정교함 증가와 제조 방법의 개선 때문이었습니다. 이 두 가지 요소가 함께 작용한 이유는 제조 과정에서 구현된 개선으로 인해 더 까다로운 설계를 허용하고 더 엄격한 허용 오차를 포함할 수 있었기 때문입니다. 3세대 솔루션은 그 디자인의 정교함과 제조 방법의 개선을 계속했습니다. 3세대에서는 모든 표면이 비구면 처리되었으며 제조 허용 오차가 다시 증가했습니다. 그림 4는 각 세대에서 설계가 최대 이미징 성능을 정의하는 회절 제한에 가까워지는 것을 보여줍니다. 이미징 성능 σ에 대한 성능 지수를 계산할 수 있습니다.

여기서:

이 공식을 사용하면 1세대의 경우 σ = 66%, 2세대의 경우 σ = 85%, 3세대의 경우 σ = 88%입니다. 파면 오류가 파장의 1/4 미만인 경우 시스템은 일반적으로 회절 제한으로 간주됩니다. 파면 오류 파장의 4분의 1은 σ = 80%를 제공하므로 2세대 및 3세대 광학 장치가 "회절 제한"이라는 기존의 정의보다 이미 훨씬 더 우수하다는 것을 알 수 있습니다.

현재 시장이 12미크론 픽셀 피치의 검출기로 이동하면서 4세대 시스템이 가능합니다. 현재 대량 생산에 사용할 수 있는 4세대 자동차 제품이 없으므로 4세대 시스템이 어떤 모습일지 추측하는 것은 흥미롭습니다. 이미지 성능이 절대 회절 한계에 훨씬 더 가까워질 수 있다고 가정할 수 있지만 이 영역에서 개선 가능성이 제한적이라는 것은 이미 분명합니다. 이 연습의 목적을 위해 우리는 4세대에서 σ = 90%가 달성될 수 있다고 가정할 수 있습니다. 시스템 요구 사항이 일정하다고 가정하면 동일한 시야를 캡처하도록 초점 거리가 정의되고 픽셀 수는 일정하게 유지되며 유일하게 남은 변수는 시스템의 조리개입니다.

그림 5는 이전 3세대에 걸친 평균 MTF의 장기 추세와 차세대 12미크론 픽셀 피치 카메라에 대해 서로 다른 조리개를 선택했을 때 평균 MTF에 미치는 영향을 보여줍니다. 이 수치는 Nyquist 주파수에서의 회절 한계와 σ = 90%의 공칭 값에서 계산된 이론상입니다. f/1.0 케이스에 대한 설계 연구에 따르면 두 요소 솔루션이 가능하지만 두 요소의 한계 내에서 달성할 수 있는 시그마의 최대값은 σ = 85%입니다. 조리개가 빨라지면 시그마의 최대값이 빠르게 떨어지고 광학 수차를 제어하기 위해 추가 요소가 필요합니다. f/0.74 케이스에 대한 설계 연구가 완료되지 않았지만 적절한 수차 제어를 위해 4개 이상의 요소가 필요할 가능성이 있습니다.

적절한 f/number를 선택하는 결정 프로세스의 중요한 부분은 시스템의 에너지 예산입니다. 이것은 12미크론 검출기의 감도가 크게 향상되지 않았기 때문에 시스템 설계자에게도 어려운 영역입니다. 예를 들어, FLIR는 17미크론 상업용 카메라 시리즈의 경우 60mK, 동급 12미크론 카메라 시리즈의 경우 60mK의 NETD를 인용합니다. f/number를 일정하게 유지하면 이미 감지기에 도달하는 에너지를 줄인다는 것을 입증한 것입니다. 이렇게 하면 장면의 온도 차이에 대한 카메라 감도가 줄어들고 잠재적으로 카메라의 최대 범위가 줄어듭니다. 분명히 이것은 더 빠르고 더 비싼 광학 장치로 나아가고 있습니다.

4. 광학 설계 솔루션

Umicore는 17미크론 픽셀 피치 비냉각식 감지기를 위해 설계된 다양한 카탈로그 렌즈를 보유하고 있으며 2017년부터 12미크론 픽셀 감지기를 위한 다양한 렌즈를 설계 및 제조했습니다. Umicore는 렌즈 요소 제조에 자체 재료를 사용합니다. 주로 이것은 많은 장점이 있는 자체 칼코겐화물 유리 GASIR®입니다. 때때로 게르마늄은 광학 설계에 이점을 제공할 때도 사용됩니다. 이 광범위한 설계 데이터베이스는 12미크론 픽셀 피치 검출기의 광범위한 의미를 조사하는 데 사용됩니다.

역사적으로 자동차 케이스는 까다로운 응용 분야였으며 나머지 시장의 조리개 요구 사항은 덜 엄격했습니다. 

결과적으로 17미크론 검출기용 카탈로그 렌즈의 조리개는 f/1.0에서 f/1.5까지 다양하며 평균 값은 f/1.20입니다. 앞서 제시한 이론적 분석을 사용하면 12미크론 검출기에 대해 f/0.7에서 f/1.1 범위가 됩니다. 그러나 12미크론 렌즈의 조리개 범위는 f/1.0에서 f/1.1까지 훨씬 좁고 평균은 f/1.02라는 점에 유의하십시오. 이것은 시스템 엔지니어가 어려운 결정을 내리고 있음을 나타내는 또 다른 표시입니다. 조리개의 감소된 범위와 더 빠른 평균은 해상도와 감도의 일부 조합이 시스템 성능을 제한하기 때문일 수 있습니다. 다른 출처에서는 현재 시스템의 분해능 한계가 여전히 감지기[1]라고 명시하고 있기 때문에 제한 요인은 에너지 수집인 것 같습니다. 에너지 수집과 해상도를 모두 향상시키기 위해 더 빠른 광학 장치가 바람직할 수 있으며 렌즈 속도를 높이는 비용이 성능 이점을 정당화하지 못합니다.

12미크론 픽셀 피치 검출기의 f/넘버 범위가 훨씬 더 좁아지는 이유를 이해하려면 더 넓은 범위의 f/넘버에 대한 솔루션이 무엇인지 고려해야 합니다. 따라서 이 연구에서는 8° ~ 120°의 수평 시야와 f/0.8 ~ f/1.2의 f/넘버 범위에 대해 12미크론 픽셀 피치 렌즈를 고려했습니다.

f/넘버가 빨라질수록 만족스러운 성능을 제공하는 데 필요한 광학 요소의 수가 증가한다는 것은 가시광학계에서 잘 알려져 있습니다. 이것에 대한 많은 예가 있지만 아마도 가시 파장대에서 가장 명백한 예는 현미경 대물 렌즈의 설계일 것입니다. 우리의 경우 장파 적외선도 예외는 아니며 12마이크론 픽셀 피치 검출기로 처음으로 상당한 영향을 미치기 시작했습니다. 17미크론 픽셀 피치 VGA 검출기(640 x 480픽셀)의 경우 더 느린 f/넘버는 8°에서 120°의 전체 시야 범위에 걸쳐 2개의 요소 솔루션을 허용합니다. 12미크론 픽셀 피치 VGA 감지기의 경우 상황은 불행히도 다릅니다.

그림 6: 검출기가 12미크론 픽셀 피치 VGA 검출기인 경우 적절한 이미지 선명도를 제공하기 위해 추가 렌즈 요소가 필요한 경우 f/넘버와 수평 시야 간의 관계를 보여주는 그래프.

그림 6은 렌즈 f/넘버의 함수로 허용 가능한 이미지 선명도를 제공하기 위해 추가 요소가 필요한 f/넘버를 보여줍니다. 이 연구는 제한된 수의 실제 설계 솔루션을 기반으로 하므로 원활한 기능이 아닙니다. 그럼에도 불구하고 두 요소 시스템이 더 이상 가능하지 않은 경계선이 있음을 분명히 알 수 있습니다. 그래프는 또한 120°의 수평 시야각으로 f/0.8 렌즈를 얻기 위해 4개의 요소가 필요함을 보여줍니다. 추가 분석을 통해 이것이 유사한 경계선의 한 지점임을 입증할 것으로 예상됩니다.

세 가지 요소가 필요한 지점은 이야기의 일부일 뿐입니다. 현대 렌즈 디자인의 핵심 요소 중 하나는 비용 효율적인 시스템을 찾는 것입니다. 12미크론 픽셀 피치 검출기용 렌즈를 설계할 때 2요소 솔루션이 가능할 수 있지만 이 경계 영역에서는 3요소 솔루션이 더 비용 효율적일 수 있음을 확인했습니다. 단순한 분석은 3요소 솔루션이 2요소 솔루션보다 50% 더 비싸다는 결론을 내릴 수 있습니다. 실제 설계에서 비용을 분석할 때 3요소 설계의 비용 효율성을 향상시킬 수 있는 많은 요소가 있음이 분명해집니다. 여기에는 더 작은 직경과 더 얇은 렌즈의 가능성과 더 나은 공칭 성능으로 인한 수율 증가가 포함됩니다.